본 발명에 따른 반도체 메모리 장치는 각각이 데이터 비트 정보를 저장하고 행들과 열들로 배열된 메모리 셀들의 어레이 블록들을 구비한 적어도 2개의 뱅크들로 분리된 메모리 셀 어레이를 포함한다. 읽기 회로는 상기 선택된 뱅크로부터 테스트 데이터를 읽으며, 병렬 테스트 회로는 웨이퍼/패키지 테스트 동작 모드 동안 제어 신호들에 응답하여 상기 읽기 회로에 의해서 읽혀진 테스트 데이터가 동일한 로직 레벨을 갖는 지의 여부를 결정한다. 그리고, 병렬 테스트 제어 회로는 웨이퍼 테스트 플래그 신호, 패키지 테스트 플래그 신호, 그리고 뱅크 활성화 신호에 응답하여 상기 제어 신호들을 발생한다. 상기 웨이퍼/패키지 테스트 동작 모드 동안 상기 어드레스 중 뱅크 선택 정보를 나타내는 어드레스는 상기 뱅크들이 동시에 선택되도록 웨이퍼 테스트 플래그 신호와 패키지 테스트 플래그 신호 중 하나에 의해서 활성화된다. 그리고, 상기 웨이퍼 테스트 패키지 모드 동안 상기 뱅크 활성화 신호가 활성화될 때 상기 선택된 뱅크들 각각의 어레이 블록들 중 일부만이 활성화된다. 이러한 장치에 의하면, 상기 메모리 장치는 웨이퍼/패키지 테스트 동작 모드들에서 서로 다른 비트 구조 (예를 들면, ×16 또는 ×32)로 테스트된다.