본 발명은 3 P-채널 트랜지스터와 3 N-채널 트랜지스터를 갖는 SRAM 셀 구조에 관한 것이다. 상기 SRAM 셀 소자는, CMOS로 이루어진 제1 인버터; CMOS로 이루어지고, 입력단은 상기 제1 인버터의 출력단과 연결되고, 출력단은 상기 제1 인버터의 입력단과 연결된 제2 인버터; 비트라인( )과 상기 제1 인버터의 입력단의 사이에 연결된 제1 액세스 트랜지스터; 및 상기 비트라인( )과 상기 제1 인버터의 입력단의 사이에 연결되어, 상기 제1 액세스 트랜지스터와 병렬 연결된 제2 액세스 트랜지스터;을 구비하고, 상기 제1 액세스 트랜지스터는 N-채널 트랜지스터이며, 신호에 의해 스위칭된다. 상기 제2 액세스 트랜지스터는 P-채널 트랜지스터이며, WRITE 신호( )의 역 신호( )에 의해 스위칭된다.